shtaxxx日記

コンピュータアーキテクチャについて研究している研究者の日記や技術紹介

macOS Sierra上のMicrosoft Office各種でEmacsキーバインドを使う

macOS Sierraでは(現状)Karabinerが動作しないため,標準でEmacsキーバインドが利用できないアプリケーションにもEmacsキーバインドを割り当てることができずに困っていた.英かなでもキーバインドの変更が可能であるが,一部のアプリケーションでは一部の…

Mac上のemacsでauto-complete-clang-asyncを使う

Emacsでc/c++の補完をするためにauto-complete-clang-asyncを使うことにしました. 以下はその設定時のメモ. Homebrewでemacs-clang-complete-asyncをインストールする brew install emacs-clang-complete-async emacsでauto-complete-clang-asyncをインス…

Debian Linux on Zynq Setup Flow (for Vivado 2015.4)

Xilinx Zynq(ARM搭載FPGA)の上でDebian Linux(8.0 Jessie)を動作させるためのチュートリアルを作りました。Slideshareからどうぞ。 以下の手順で専用ハードウェア(といってもチュートリアルではGPIOのみ)をLinux経由で制御するHW/SW協調システムを開発…

PythonとVeriloggenのデータフローライブラリでパイプライン回路をお手軽に設計する

Veriloggen 0.5.0をリリースしました。Python 3.5をサポートしたり、遅延評価・合成の仕組みを入れたり、かなり意欲的な更新です。 github.com 最近、GoogleのTensorFlowが流行っていますね。データフローですね。そこで、今回の目玉は、パイプライン回路を…

Pythonベースの高位合成コンパイラPolyphonyを試してみた

はじめに 高位合成友の会の第3回が12/8に開催されるらしいです。 (僕はPythonでのハードウェアメタプログラミングの話をします。) hls.connpass.com プログラムによると、PolyphonyというPythonベースの高位合成コンパイラの発表があるらしいです。Python…

VeriloggenとPythonでハードウェアのRTLシミュレーションをする

Veriloggenをいろいろ更新し,Version 0.4.3をリリースしました. github.com 同時にPyverilogも1.0.1をリリースしました.テスト周りを補強しリファクタリングを行った安定版です. github.com 準備: PyverilogとVeriloggenのインストール 安定版のインスト…

Veriloggenで条件・遅延付き代入を含むVerilog HDLのステートマシンを作る

引き続きVeriloggenのお話です.今回はVeriloggenのFSMライブラリの条件付き代入や遅延付き代入を紹介します. VeriloggenはPythonでVerilog HDLのソースコードを組み立てることができるライブラリです. 今回の例はGitHubのここにあります. github.com lib…

PythonとVeriloggenで既存のVerilogモジュールを読み込んで改造する

前回に引き続きVeriloggenの話.今回は, read_verilog_module(), read_verilog_module_str() を使って,Verilog HDLで書かれた既存のハードウェア構成を取り込んで,更に改変する方法についてまとめます. VeriloggenはPythonでVerilog HDLのソースコードを…

PythonとVeriloggenでソーティングネットワークを書いてみる

@miyox氏がSynthesijer.Scalaでソーティングネットワークを自動生成していたので,Veriloggenでも試してみた. VeriloggenはPythonでVerilog HDLのソースコードを組み立てるフレームワークです. github.com このソースコード一式は,ここにあります. 基本…

PyMTLを使ってLEDチカチカ回路を作ってみる

ACM/IEEE MICRO-48で発表されたPyMTLを試してみたので,その使い方をまとめておきます. PyMTLはPython上でBehavior level, Cycle level, Register transfer levelの3種類の抽象度でハードウェアをモデリングすることができるフレームワークです. cornell-b…

Veriloggen: PythonでVerilog HDLのソースコードを組み立てるためのライブラリ

海外出張の帰りの飛行機の中でちょっと暇だったので,Verilog HDLのソースコードをPythonで組み立てるためのライブラリを作りました.Python2.x, 3.x両対応です. PyHDI/veriloggengithub.com veriloggen 0.2.0 : Python Package Indexpypi.python.org PyCoR…

Zynq+PyCoRAM(+Debian)入門

Zynq + Vivado HLS入門とZynq + Synthesijer入門に引き続き,ARMを搭載するFPGAのXilinx Zynqの上でPyCoRAMを用いて生成したIPコアを利用するためのチュートリアルを作成しました. Zynq上でLinuxを動作させることでおなじみのソフトウェアを利用できて便利…

久しぶりに雑感

一流を目指すか,二流なりの戦い方をするか,悩ましい. # はてなダイアリーとはてなブログの使い分けが難しい.

クレジットカードが不正利用されてしまった 続き

三井住友VISAに連絡して,カードを止めてもらって,新しいカードを発行してもらった.明日には届くみたい.素早い対応でよかった.どうやら,"GOOGLE*SEGA"に加えて,もう1件問い合わせが照会があったみたいで,そちらも不正利用と思われる.話を聞いてみた…

クレジットカードが不正利用されてしまった

Amazonで買い物をするのに,クレジットカードのポイントサービス経由で買って,ポイント2倍ゲットしようと思って,ログインしたところ,最近の利用一覧に身に覚えのない請求があるのを発見."GOOGLE*SEGA"という名目で合計49,800円,不正利用されてしまった…

Verilog HDLのデザイン解析・コード生成のためのPythonベースのオープンソースツールキットPyverilogをリリースしました

Pyverilogは,ハードウェア記述言語Verilog HDLで記述されたハードウェアデザインの解析とコード生成を行うための,Python実装のツールキットです. githubからダウンロード Pyverilog: Python-based Hardware Design Processing Toolkit for Verilog HDL 構…

12月2日 雑感

雑感 ボロボロの発表練習.スライドはもう少し頑張ってブラッシュアップしないとまずいな. ソフトウェアを公開するにあたってカッコイイWebページを作りたいんだけど,簡単な方法はないかなー. Chisel https://chisel.eecs.berkeley.edu/ みたいなページが…

12月1日 雑感

雑感 栗ご飯美味しい ままどおる美味しい スライド作りをちまちまと 新しいMacBook Pro Retinaに慣れてきた HDMI端子があるのが地味に便利 Macの音声出力にAirPlayを選択できることを初めて知った System Preferences (システム環境設定?) -> Soundから HDMI…

11月30日 雑感

雑感 恵比寿でキリンを飲む 高専時代の同期達がみんなサクセスフルでエリート過ぎて圧巻.おれ何してんだろ・・・ 人と比べてもしょうが無いんだけど

11月29日 雑感

1ヶ月前に注文したMacBook Pro Retinaが届いた! 13インチ,SSD256GB,メモリ16GB,USキー MacOS X 10.9 Mavericksで,ANTLR3.5のPythonバイディングのインストールではまった homebrewの最新状態でインストールされるPython3のバージョンが,3.3.3と新しす…

11月28日 雑感

某コンテストに参加登録 博論,本当に間に合う? 下を見たらキリがない.下を見て安心することもあるけど,なんかダサいよなぁ.上もキリがないけど,少しずつ理想に近づいていきたい

11月27日 雑感

机が増えた 人事は予想外の事が起きる.灯台下暗し 同期はどんな人になることやら 検証はコツコツとサボらずにやろう バグはやっと取れたかも 隙間時間に実装している某フレームワークのAXI Slave I/F対応まであと少し そろそろ発表資料を作らないと そろそ…

11月26日 雑感

ボーレートの設定を間違えていただなんて.悔しい シミュレーションでは動くけど実機だと怪しい感じ.ここが正念場か MacBook Pro Retinaが遂に出荷された 担々麺 人見知りとは

11月25日 雑感

オーラのある論文を書きたいです. 某会議のカメラレディ原稿を提出した. オンライン英文校正の1checker,あんまり厳しく指摘してくれない.Gingerの方はもっと緩い. 動かない.おれのツール・コンパイラが悪いのか,合成ツールが悪いのか,それともFPGAボ…

11月24日 雑感

野球選手は40歳くらいまでに現役引退するのが一般的だと思うけど,情報系の研究者はいつまで現役・最前線で活動できるだろうか. たまにはお出かけしてリフレッシュするのは大切

11月23日 雑感

TwitterとFacebookに割く時間を減らそうと思う SNSの情報垂れ流しを見ているくらいならコード書いた方がマシ HaskellよりScalaの方が取っつきやすいよね HHDLはツラいけどChiselなら使えそう Chilsel: Constructing Hardware in a Scala Embedded Language (…

2012年総括

まもなく2012年も終わりですね. 某同期に習って,今年のまとめを. 結婚式を挙げました プライベートで最も大きな出来事でした. 準備はじっくりと,そして式自体はあっという間. 皆様が来てくれたおかげで,幸せな時間を過ごすことができました. ありが…

flymakeでVerilog HDLをやってみよう

休日のプログラミングネタのメモ. flymakeでVerilog HDLのSyntaxチェックをダイナミックにできるようにしてみよう. iverilog -tnull src.v でSyntax Checkだけにできるみたい.

tx_data0とTX_DATA0は別の変数ですか

tx_data0とTX_DATA0は別の変数ですか.そうですか. 基本同じ字面で大文字小文字が異なるだけの変数名は使ってはいかーん.

まったりと日曜日のカフェとハンバーグ

昼過ぎに自宅でまったりコーヒーブレイク. 夕飯はハンバーグ. 自分はこねるのを担当. いつもより大きめで焼くのに時間がかかったらしいけど,おいしかった. 頭を使わなければいけないことが沢山あるんだけど,解決法の糸をたぐり寄せるのが大変. この二…