taskでVerilogをCっぽく書いてみる･･･がしかし ハードウェア記述言語のVerilog-HDLにはtask文という構文がある． task文中では逐次的にreg変数への代入が記述できる． 通常，task文はテストベンチ中でテストターゲットの操作を行うために利用するが， これを…