引き続きVeriloggenのお話です．今回はVeriloggenのFSMライブラリの条件付き代入や遅延付き代入を紹介します． VeriloggenはPythonでVerilog HDLのソースコードを組み立てることができるライブラリです． 今回の例はGitHubのここにあります． github.com lib…

前回に引き続きVeriloggenの話．今回は， read_verilog_module(), read_verilog_module_str() を使って，Verilog HDLで書かれた既存のハードウェア構成を取り込んで，更に改変する方法についてまとめます． VeriloggenはPythonでVerilog HDLのソースコードを…

@miyox氏がSynthesijer.Scalaでソーティングネットワークを自動生成していたので，Veriloggenでも試してみた． VeriloggenはPythonでVerilog HDLのソースコードを組み立てるフレームワークです． github.com このソースコード一式は，ここにあります． 基本…